目的
小型化またはトランジスタ数を減らすことが可能な記憶回路を提供する。
効果
小型化またはトランジスタ数を減らすことが可能な記憶回路を提供することができる。
技術概要
複数の行及び複数の列に行列状に配列され、相補的な一対の記憶ノードを各々有する複数のメモリセルと、
前記複数の列に各々少なくとも２つのビット線が設けられ、列方向に配列されたメモリセルに接続する複数のビット線と、
前記複数の行は、少なくとも２つの行を各々有する複数のブロックに分割され、
前記複数のブロックの各々において、前記少なくとも２つのビット線の各々は、ブロック内の前記少なくとも２つの行のうち１つの行に設けられたメモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードに接続され、前記少なくとも２つの行のうち残りの行に設けられたメモリセルに接続されない、記憶回路。
基本情報
開放特許情報
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登録者情報
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