目的
小型化またはトランジスタ数を減らすことが可能な双安定回路および電子回路
、記憶回路を提供する。
ニューラルネットワークの処理を高速化することが可能な処理装置を提供する
、消費電力を減少させる。
効果
小型化またはトランジスタ数を減らすことが可能な双安定回路および電子回路
、記憶回路を提供することができる。
ニューラルネットワークの処理を高速化することが可能な処理装置を提供する
、消費電力を減少させることができる。
技術概要
ソースが電源線、ドレインが中間、ゲートが入力ノードに接続された第1導電型のチャネルの第1FETと、
ソースが中間、ドレインが出力、ゲートが入力ノードに接続された第1導電型のチャネルの第2FETと、
ソースおよびドレインの一方が中間、他方がバイアスノードに接続された第3FETと、
ソースおよびドレインの一方が出力、他方が制御線に接続された第1導電型と反対の第1導電型のチャネルの第4FETと、
を各々備える第1および第2インバータ回路と、
第1インバータ回路の入力および第2出力ノードが接続された第1記憶ノードと、
第1インバータ回路の出力および第1の入力ノードが接続された第2記憶ノードと、を備え、
第1インバータおよび第2インバータ回路の第4FETゲートはワード線に接続され、
第1インバータ回路の第3FETゲートは、第1インバータ回路の入力、出力、第2インバータ回路の入力および出力のいずれか1つのノードに接続され、
第2インバータ回路の第3FETゲートは、第2インバータ回路の入力、出力、第1インバータ回路の入力および出力のいずれか1つのノードに接続された双安定回路。
基本情報
開放特許情報
)
登録者情報
その他の情報
