目的
ＩＣに有する複数のコアのそれぞれに対応して配置される欠陥耐性ルータであって、パフォーマンスを劣化することなく、単一のクロスバーにおいて多重の欠陥に耐性する。
効果
考慮する実行の低下を伴わずに、単一のクロスバーにおける複数の欠陥を許容する。加えて、使用されるＬＡＦＴルーティングアルゴリズムは、一つの最小パスがある限り、常に最小である。ＲＡＭメカニズムの助けを伴って、欠陥耐性及びデッドロック回避とともに、大きなエリア及びパワー費用を伴わずに保証される。
技術概要
ＩＣに有する複数のコアのそれぞれに対応して配置される欠陥耐性ルータであって、
フリットがそれぞれ対応するコアから入力される複数の入力ポート部（11-17）と、
前記入力ポートユニット(11-17)から出力されるフリットをそれぞれの到達先方向に接続するクロスバー(4)と、
前記クロスバー(4)のチャネルパスと異なる追加のチャネルパス(40)と、
欠陥マネジャーユニット(8)を有し、
前記複数の入力ポートユニット（11-17)のそれぞれが、
入力バッファ(3)と、
前記入力バッファ(3)に入力したフリットのエラーを訂正するエラー訂正回路（７）と、
前記入力バッファ（３）に入力したフリットにおける欠陥スロットの記録を制御するランダムアクセスバッファ(RAB)を有し、更に
前記欠陥マネジャーユニット(8)は、前記エラー訂正回路(7)により、前記フリットの欠陥が訂正されないとき、送信元ノードに前記フリットの再送を要求し、前記フリットにおけるエラーが前記再送信により訂正されないとき、ハードウエアを診断する、
ことを特徴とする欠陥耐性ルータ。
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