技術概要
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半導体メモリの各セルを選択する回路として、３端子素子のトランジタを組み合わせて構成されたセレクタ回路が用いられている。また多値論理回路の１種であるＭＯＤ（多値決定グラフ）の基本回路としても使用されている。しかし、これらの回路素子は、回路の大規模化にともない小型化が要望される様になっている。この半導体装置は、入力信号に応じて、複数の出力端子から選択的に出力信号を出力するもので、ＧａＡｓ基板上に並設されたチャネル層５ａ，５ｂ，５ｃと、チャネル層５ａ，５ｂ，５ｃの一端に共通接続された入力端子９と、チャネル層５ａ，５ｂ，５ｃの他端に独立に接続された出力端子１０ａ，１０ｂ，１０ｃと、チャネル層５ａ，５ｂ，５ｃの中央領域１１ａ，１１ｂ，１１ｃに跨って布設されたゲート電極６ａ，６ｂとを備え、ゲート電極６ａとチャネル層５ａ，５ｂ，５ｃとは、チャネル層５ａ，５ｂ，５ｃを導通させるためのゲート電極６ａの入力信号の閾値電圧が、チャネル層５ａ，５ｂ，５ｃの順に増加するように構成され、且つ、チャネル層５ａ，５ｂ、５ｃを導通させるためのゲート電極６ｂの入力信号の閾値電圧が、チャネル層５ａ，５ｂ、５ｃの順に減少するように構成されている。 |
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